世界中で最も広く使われている設計入力ソリューション
Cadence® OrCAD™ X Capture は、高速かつ汎用性の高い回路図入力を実現するシステムで、世界で最も支持される設計入力ツールです。新規電子回路の設計、既存 PCB の回路図修正、VHDL モジュールのブロック図作成など、必要なすべての機能を備え、設計の迅速な検証を可能にします。
Cadence OrCAD X Capture は PC プラットフォーム上で動作する設計入力ツールで、FPGA、PCB、Cadence® PSpice® の各設計フローに対応します。業界で初めて本格的な Windows 環境に対応した回路図入力プログラムで、その使いやすさと機能性により、回路図入力の業界標準として広く定着しています。
OrCAD 製品関連図
1. 統合された設計ウィンドウ
OrCAD™ X Capture は、最もシンプルな回路から高度な階層設計まで、平面・階層の両方の回路図設計に対応します。また、ネットリストを介して Cadence® OrCAD™ PCB Editor、Cadence® Allegro®、および他のレイアウトツールと連携し、PCB 設計までシームレスに進められます。さらに、PSpice や VHDL（NC Verilog）環境とも統合され、アナログ／デジタル（FPGA デザインフロー）の前段設計プラットフォームとして活用できます。また、OrCAD PCB SI や Cadence® Allegro® SI と組み合わせることで、高速・高周波設計の課題にも対応できます。
2. Windows インターフェースにより、編集やアイデア共有がよりスムーズに
OrCAD X Capture は、Windows の直感的な操作性を活かし、切り取り・コピー・貼り付けといった基本操作をそのまま利用できます。また、Windows の複数編集機能を用いて、複数の回路図を同時に編集したり、別ファイルからデータをコピーして活用することもできます。
3. 幅広い PCB 設計環境をサポート
OrCAD X Capture は、30 種類以上の PCB レイアウトツールのネットリスト形式に対応しており、OrCAD PCB Editor、Allegro、PADS、PCAD 200X、Protel、Mentor Graphics BoardStation など、多様な環境と連携できます。
4. Cadence の各種ツールと連携し、多様な設計ニーズに対応
OrCAD X Capture は、PSpice、OrCAD PCB SI、OrCAD PCB Editor、Allegro、Allegro SI の設計フロントエンドとして機能します。ネットリスト連携により、相互の関連箇所を同時にハイライト表示するクロスハイライトが可能で、テスト時の信号元として直接参照できるクロスプロービングにも対応しています。さらに、Back Annotate 機能により、レイアウト側のリファレンス番号や Constraint Manager の変更を、Capture の回路図へフィードバックできます。
5. 多様な PLD 設計デバイスとフローに対応
OrCAD X Capture には、PLD 設計向けの 6 種類の回路図デバイスが用意されており、Xilinx、Altera、Actel、Lattice、Lucent、Atmel といった各ベンダーのデバイスに対応しています。これらのデバイスにより、OrCAD X Capture を PLD 設計のフロントエンドとして利用できます。
6. OrCAD X Capture により、各種シミュレーションの実行と幅広い PCB ネットリスト形式への対応が可能
OrCAD X Capture の統合環境を活用し、FPGA デザインフローにおける設計・シミュレーション・合成・配置の各工程を一貫して行うことができます。さらに、完成した回路図を PCB レイアウトツールと連携させ、プロジェクト全体の設計を完結できます。
7. OrCAD X Capture の Tcl/Tk インターフェースを用いて、新たな操作機能を開発可能
OrCAD X Capture の Tcl/Tk スクリプトを利用すれば、新しい操作機能やチェック機能を開発・追加でき、使いやすさをさらに向上させることができます。
オブジェクト選択機能 ― 種類別にフィルタ可能
オブジェクトを選択する際は、右クリックから「Selection Filter」を利用して、選択可能なオブジェクト種別を設定できます。例えば、回路図上で部品とピンだけを範囲選択したい場合、Parts と Pins だけを残して他をオフにしておけば、カーソルで範囲選択した際に、選択範囲内では Parts と Pins のみが選ばれ、Nets など他のオブジェクトは選択されません。
階層回路で、対応する接続シンボルを自動生成／削除
階層回路を作成する際、上位ブロックの端子が変更されたり、下位の詳細回路で外部接続端子が追加・削除された場合、従来は対応する名称を手動で設定しないと接続関係が維持できませんでしたが、現在では、OrCAD が端子の増減に応じて上下階層間の対応関係を自動的に設定し、階層回路の実運用をよりスムーズに行えます。
空のテーブルから部品を直接生成
部品作成で最も負担になるのは、数百にも及ぶピン番号や名称を一つずつ入力する作業です。しかし現在は、受け取った仕様書から必要なピン番号や名称を抽出し、OrCAD に貼り付けたうえで、ピン位置などの関連情報を設定するだけで、この部品を迅速かつ自動的に生成できます。
回路図ページに基づく部品リファレンス番号の自動割り付け
例えば Xilinx のような IC ベンダーからピン情報ファイルを入手できる場合、接点名称・接続種別・ピン番号を整理したテキストファイルにまとめることで、「Generate Part」でこのファイルを読み込めば、OrCAD 用の部品を自動生成でき、従来のように一つずつ手動で定義する必要がなく、部品作成時間を大幅に短縮できます。
大型デバイスの分割
テーブル方式やピンファイルを用いて自動生成した場合、ピン数が多すぎると図枠に収まらない巨大なデバイスができてしまうことがあります。図面に配置するには不向きなサイズとなるため、そのデバイスを複数の非同一タイプの小デバイスに分割したい場合は、Split Part 機能を使って、分割後のデバイス数や各ピン位置を定義すれば、各小デバイスを自動生成できます。
Cadence OrCAD と Cadence Allegro の連携
OrCAD 回路図上で、ROOM、Fixed、BOM ignore などの Cadence® Allegro® 用デバイス属性を直接定義できるだけでなく、Allegro の信号属性（MIN_LINE_WIDTH、MAX_VIA_COUNT など）も同様に設定できます。さらに、PIN PAIR で指定される U1.17～U2.5 間の PROPOGATION_DELAY に対応する配線長までも、OrCAD の回路図内で容易に設定・反映させることができます。
差動信号の定義
回路図作成時に、差動信号名と、そのペアを構成する各メンバーを直接定義できます。また、Auto Setup を利用して信号名の規則（末尾が「+」「-」など）を設定すれば、ツールが自動的に差動ペアとして認識・定義してくれます。
OrCAD 回路図で定義した Allegro 用のデバイス属性や信号属性をPCB Editor 形式であるいは従来の OrCAD から Allegro への変換フローを用いて属性情報を付加したまま Allegro に確実に引き継ぐことができます。
プロジェクトのアーカイブ
回路図作成後は、Archive Project を使って、圧縮対象とするファイル種別やファイル名、パスを選択できます。部品仕様書や関連コードなど外部ファイルもまとめて .ZIP 形式に圧縮でき、プロジェクトの管理・バックアップがさらに容易になります。
自動バックアップの保存先、間隔、保持数を設定しておけば、ツールが .DBK 形式で順次バックアップを作成します。
自動保存された回路図バックアップにより、過去の変更内容を迅速に復元でき、作業のやり直しに役立ちます。
OrCAD では、回路図ページ番号に基づき、各ページの部品リファレンス番号の開始値と上限値を設定できます
回路図のリファレンス番号は、ページ順に開始値と最大値を設定でき、付け直しを行う際は、設定した範囲に従って自動的にリファレンス番号が再割り付けされます。
オブジェクト検索
より使いやすいオブジェクト検索機能として、検索後は画面下部に「Find window」が表示され、検索結果から対象をクリックすると、回路図が自動的に該当箇所へ切り替わり、指定オブジェクトがハイライト表示されます。
回路図のジャンクション（接続点）のサイズ変更 - 「Junction Dot Size change」機能により、接続点のドットサイズを変更できます。
Auto Wire 自動配線機能
回路図の Net 自動接続機能により、単一点同士の Net を素早く接続でき、さらに、単一点から複数点への同時接続や、BUS ラインへの接続にも対応しています。
Net 検索機能では、選択した Net と同一の線分を回路図全体から一覧表示でき、クリックするだけで該当ページへ自動的にジャンプできます。
回路図の線分カラーや線幅の変更機能により、重要な Net の色・線幅・表示スタイルを柔軟に調整できます。
Footprint Viewer では、回路図やライブラリ編集画面から対応する Allegro フットプリントの形状、ピン番号、ピン名称位置を確認できます。
Design Rule Check（DRC）の機能強化
回路図の Design Rule Check は、電気属性を含むチェックと含まないチェックの 2 種に分離され、チェック項目として、重複した Net 名、フットプリント欠落、未配置の複合パッケージなど、重要なエラーチェックとレポート項目が追加されています。
Tcl/Tk スクリプトのサポート
OrCAD X Capture/CIS では Tcl/Tk スクリプトがサポートされ、独自にスクリプトを開発したり、メーカーの Marketplace から OrCAD X Capture/CIS Utility をダウンロードして組み込むことができます。
回路図のオブジェクトロック機能により、特定の領域やページ全体のオブジェクトをロックし、ロックされたオブジェクトは、以降の編集で移動・削除ができなくなります。
